如何使用ModelSim 模擬Xilinx IP Core (Start with ISE)

● 安裝modelsim install modelsim

●為modelsim 增加 xilinx ip library  (add xilinx ip library for modelsim)
Ref ：http://www.cnblogs.com/craftor/archive/2010/09/14/1825628.html
Backup :
 https://www.evernote.com/shard/s284/sh/13f5ca23-027b-4da5-948d-795d662dd573/275c4f2b0b07318e9f72553cbd2a7843

○(新版Xilinx 呼叫compile model 介面方法)
Xilinx Design Tools -> Accesssories -> ISE Design Suit 64 Bit Commnad Promt
-> 輸入 CompXlibgui

●更改xilinx 模擬 core(change to use modelsim simulator)

STEP 1

STEP 2

STEP3

●使用MODELSIM 流程 flow to use modelsim interface


STEP 1

STEP 2

轉貼文章 IEEE-754 浮點數的表示法

Original article : http://jmiiv.blogspot.tw/2008/08/ieee-754.html

為了防止忘記，又為重點考題，所以......

浮點數表示分為三個部份
Ｓ：符號，表示正負值，0為正，1為負
Ｅ：指數，基準值加上指數，單精度基準值為 [2^(8-1)]-1 = 127，倍精度基準值為 [2^(11-1)]-1 =1023
Ｍ：小數，又為精確值，小數值得正規劃，並且隱藏 MSB 的 1 (正規劃後面用例子解釋)

而又分為單精度與倍精度：單精度為32bits，倍精度為64bits
單精度　Ｓ：1bit　Ｅ：8bits　Ｍ：23bits
倍精度　Ｓ：1bit　Ｅ：11bits　Ｍ：52bits


ex. -12.625 使用 IEEE-754 單精度 表示浮點數

第一步驟：不管正負號直接將數值轉為二進制
　12.625 => 1100.101 = 1.100101 × 2^3

第二步驟：計算指數
　127+3=130 => 10000010

第三步驟：填入數值置於浮點數規格中
　S　E　　　　　　M
　1　10000010　100101 0000 0000 0000 0000 0
　
　＊注意：１）小數部份要隱藏 MSB 的 1 ，只填入小數點之後的數值
　　　　　２）剩餘沒用到的地方補0，補足至 23bits (倍精度就補足到 52bits)

　如此一來可以將轉出來的浮點數再表示成 16 進制
　＝＞　1100 0001 0100 1010 0000 0000 0000 0000
　＝＞　Ｃ１４Ａ００００

補充：
　1. 指數E保留0與255做為特殊用途，因此指數真正的範圍在1~254之間。
　2. 指數E與小數M的特殊用途組合如下
　　 E=0　　M=0：表示0
　　 E=0　　M≠0：未正規形式
　　 E=255　M=0：表示無限大 (配合正負號，可以表示正無限、負無限)
　　 E=255　M≠0：NaN (Not a Number)
　3. 浮點數精確度的問題
　　 由於浮點數當小數位數不足的時候會發生兩種 error
　　 a.進位誤差：超出表示範圍的數值，使用四捨五入產生的誤差
　　 b.捨去誤差：不足放入小數表示位數所剩餘的小數值，皆捨去產生的誤差
　　 所以為了解決這樣的誤差，只有提高小數點可存放的位數，但是相對的所佔用的容量就很大
　4. 轉換浮點數值的網頁工具
　　 http://babbage.cs.qc.cuny.edu/IEEE-754/
       http://www.h-schmidt.net/FloatConverter/IEEE754.html(single precision only)

How to use Xilinx IP core for simulating (for Xilinx 14.3)

In general , there are two way to simulate with Xilinx IP core

●Method 1
 
○STEP 1

 ○STEP 2

 ○STEP 3

 ○STEP 4

     Can use Datasheet button to check specified IP core datasheet


●Method 2

○STEP 1

 ○STEP 2

 ○STEP 3 save file

○STEP 4 set FPGA options

 ○STEP 5 Generation -> Modify Design Entry

 ○STEP 6 same flow as Method 1

○STEP 7 After generating IP, the v code for simulating will be unser "ipcore_dir" folder,
               Add the v code for simulating.

Done!

Reducing the Displayed Signal Path in Modelsim Waveforms 簡化ModelSim 裡波型元素的path

 Original type of the waveform element(includes all path)

 Modify STEP1

Modify STEP2(change how mamy elements you want)

Modify STEP3: Result!!

DONE!!

Ref: http://noasic.com/blog/reducing-the-displayed-signal-path-in-modelsim-waveforms/

如何使用ModelSim 模擬Xilinx IP Core

如何使用ModelSim 模擬Xilinx IP Core 

1.      先為Modelsim 添加xilinx 仿真庫 (Ref 相關網站f)

2.      設定完成後, 打開Modelsim 創建project

3.      加入source code檔(將有用到的ip core.v 檔也加入,同時要放.veo檔在同個資料夾中)(ex: blk_mem_gen_v6_3.v , blk_mem_gen_v6_3.veo)

4.      加入glbl.v檔(路徑: Xilinx\13.4\ISE_DS\ISE\verilog\src\glbl.v)

5.      完成compile

6.       上方按鈕 simulate ->Start Simulation

7.      展開work

8.      按ctrl+左鍵選testbench + glbl

9.      按OK

10.  選要看的訊號加入wave

11.  按run all 開始模擬

12.  如果改過code，至project re-compile

13.  restart後再重run

相關網站:

http://www.cnblogs.com/craftor/archive/2010/09/14/1825628.html

網站備份：https://www.evernote.com/shard/s284/sh/1ac03599-b168-47a0-93cc-f7d0536a2298/cab1bb5c539d0c15316d2d1a18a3caf9